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专业技能
精通数字芯片验证全流程技术栈，包括硬件描述语言（Verilog/VHDL）、脚本开发（Tcl/Python）、验证方法学（UVM）、SystemVerilog测试平台开发。熟悉数字芯片后端设计流程，掌握Genus/Innovus工具链，具备时序分析、功耗分析、布局布线等实现经验。熟练使用Verdi/ModelSim进行仿真调试，具备RTL功能验证与形式化验证能力。
工作履历（脱敏处理）
主导全同态加密硬件加速器验证工作，设计基于矩阵乘法器的RNN加速器验证架构，通过覆盖率驱动方法提升验证效率30%。参与STM 65nm工艺节点后端实现项目，完成时序收敛与功耗优化，解决跨时钟域信号同步问题。开发自动化验证脚本提升测试用例生成效率，实现验证周期缩短25%。擅长通过形式化验证方法发现RTL设计缺陷，累计修复关键功能漏洞12项。
项目经验（脱敏处理）
全同态加密硬件加速器验证：基于定制矩阵乘法器架构设计验证环境，采用覆盖率驱动方法提升验证完备性至98.5%，通过异步FIFO跨时钟域验证解决数据丢失问题。RNN加速器验证：构建多级流水线测试平台，设计状态机覆盖率分析模块，实现复杂控制逻辑100%功能覆盖。STM 65nm后端实现：主导时序分析与功耗优化，采用多维约束策略解决时钟树综合中的时序违例问题，最终达成时序收敛目标。
驻场外包优势
服从性高
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技术扎实
1年项目实战经验
可长期驻场
接受异地项目外派
快速响应
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